VHDL Answers to Frequently Asked Questions

1. Elementi linguistici. - 1. 1 Perché VHDL per i progetti digitali. - 1. 2 Punti salienti delle affermazioni concorrenti. - 1. 3 assegnazioni di segnali protetti. - 1. 4 Segnali e porte. - 1. 5 configurazioni. - 1. 6 Problemi aritmetici e operatori. - 1. 7 PACCHETTO STD_LOGIC_1164. - 1. 8 Vincolo di intervallo nella definizione del tipo. - 1. 9 variabili condivise. - 2. Matrici. - 2. 1 Rappresentazioni della struttura di array. - 2. 2 array operazioni legali. - 2. 3 sezioni e intervalli di array. - 2. 4 Inizializzazione dell'array. - 2. 5 array costanti nel caso. - 2. 6 array vincolati e non vincolati. - 2. 7 array di mappatura di diverse dimensioni. - 2. 8 Aggregazione non vincolata con altri. - 2. 9 tipi di array non validi. - 3. Driver. - 3. 1 Custodia per più driver 1. - 3. 2 Custodia per driver multipli 2. - 3. 3 Caso di errore di più driver 3. - 3. 4 Componente di errore di più driver. - 3. 5 stili di codifica per il rilevamento di più driver. - 4. Sottoprogrammi. - 4. 1 Effetti collaterali di una procedura. - 4. 2 Garbage Collection di oggetti creati dinamicamente. - 4. 3 tipi accettabili negli elenchi di parametri per le chiamate di funzione. - 4. 4 Archivia le dichiarazioni nelle procedure. - 4. 5 accessi multipli allo stesso file. - 4. 6 Matrice di file. - 4. 7 Funzione di conversione da intero a tempo. - 4. 8 Normalizzazione nei sottoprogrammi. - 5. Pacchetti. - 5. 1 Conversione di oggetti tipizzati in stringhe. - 5. 2 Stampa di oggetti da VHDL. - 5. 3 Registro di firma a ingresso multiplo (Misr). - 5. 4 Progettazione di un registro a scorrimento a retroazione lineare (LFSR). - 5. 5 Generazione di numeri casuali. - 5. 6 Costante differita nella dichiarazione del pacchetto. - 5. 7 Numeri complessi e operatori sovraccaricati. - 5. 8 Standard IEEE. - 6. Modelli. - 6. 1 modello di ram di grandi dimensioni per la simulazione. - 6. Modello con resistenza a 2 zero ohm (ponte a filo). - 6. 3 Errore modello iniettore. - 6. 4 Cancello di trasferimento (interruttore). - 7. Sintesi. - 7. 1 Costrutti supportati/non supportati per la sintesi. - 7. 2 Regole di sensibilità di sintesi. - 7. 3Latch/Registro/Logica combinatoria. - 7. 4 Ingresso del chiavistello nelle funzioni. - 7. 5 Inizializzazione e durata delle variabili. - 7. 6 Istruzione di attesa. - 7. 7 Definizione dei registri a scorrimento in sintesi. - 7. 8 Registra file. - 7. 9 Modello multiplexer. - 7. 10 Modello di demultiplexer. - 7. 11 Cambio a botte. - 7. 12 Uso di non importa nell'affermazione del caso. - 7. 13 Encoder di priorità parametrizzato. - 7. 14 Generazione di una precarica sincrona. - 7. 15 Tecnologia e progettazione del codice Vhdl. - 7. 16 Sintesi dei Tri-Stati. - 7. 17 Associazione di sottoelementi. - 7. 18 Macchina a stati finiti (Fsm). - 7. 19 Codifica One-Hot . - 7. 20 Istanziazione dei componenti di Synopsys Designware. - 7. 21 Condivisione delle risorse. - 7. 22 Applicare le esperienze di progettazione digitale. - 7. 23 Identificazione dell'intervallo di indirizzi tramite comparatore dedotto. - 7. 24 Mappatura delle porte a terra o Vcc. - 7. Inversione a 25 bit. - 7. 26 Come progettare un timer in VHDL. - 7. 27 Specifica di un moltiplicatore. - 7. 28 Sintesi comportamentale. - 8. Verifica del progetto e banco di collaudo. - 8. 1 Processi di verifica. - 8. 2 Verifica funzionale. - 8. 3 test di regressione. - 8. 4 Verifica formale. - 8. Modellazione del modello funzionale a 5 bus (BFM). - 8. 6 Applicazione di pacchetti casuali lfsr misr per l'auto-regressione. - 8. 7 Spogliarellista di forza. - 9. Potpourri. - 9. 1 Metodi per migliorare la velocità di simulazione. - 9. 2 Accesso ai segnali interni ai componenti. - 9. 3 Trasferimento di una linea su un segnale. - 9. 4 Dichiarazione di tipo in più pacchetti. - 9. 5 Internet - Domande frequenti. - 9. 6 Editor di testo Vhdl?. - 9. 7 Vitale. - 9. 8 Modellazione comportamentale. - 9. 9 Esame finale Vhdl. - 10. Design per il riuso. - 10. 1 Processi di progettazione per la riutilizzabilità. - 10. 2 codice parametrizzato, riutilizzabile e leggibile. - 10. 3 Documentazione dei progetti Vhdl. - Appendice A: Riassunto della sintassi Vhdl'93 e Vhdl'87. - Appendice B: Standard del pacchetto. - Appendice C: Textio del pacchetto. - Appendice D: Pacchetto Std_Logic_1164. -Appendice E: Pacchetto Std_Logic_Arith. - Appendice F: Attributi predefiniti Vhdl. Lingua: Inglese