1. Panoramica e concetti VHDL. - 1. 1 Che cos'è VHDL. - 1. 2 Livello di descrizioni. - 1. 3 Requisiti di metodologia e stile di codifica. - 1. 4 tipi di VHDL. - 1. 5 classi di oggetti VHDL. - 1. 6 unità di progettazione Vhdl. - 1. 7 Simulazione di elaborazione della compilazione. - 2. Elementi di base del linguaggio. - 2. 1 Elementi lessicali. - 2. 2 Sintassi. - 2. 3 Tipi e sottotipi. - 2. 4 File. - 2. 5 Attributi. - 2. 6 Alias. - 3. Strutture di controllo. - 3. 1 Classificazione delle espressioni. - 3. 2 Strutture di controllo. - 4. Driver. - 4. 1 Funzione di risoluzione. - 4. 2 Autisti. - 4. 3 porte. - 5. Cronometraggio VHDL. - 5. 1 Attributi del segnale. - 5. 2 La dichiarazione di attesa. - 5. 3 Motore di simulazione. - 5. 4 Modellazione con ritardi temporali delta. - 5. 5 Ritardo inerziale / di trasporto. - 6. Elementi di entità/architettura. - 6. 1 entità VHDL. - 6. 2 Architettura VHDL. - 7. Sottoprogrammi. - 7. 1 Definizione del sottoprogramma. - 7. 2 Regole e linee guida del sottoprogramma. - 7. 3 Sovraccarico del sottoprogramma. - 7. 4 funzioni. - 7. 5 Funzione di risoluzione. - 7. 6 Sovraccarico dell'operatore. - 7. 7 Procedura concorrente. - 8. Pacchetti. - 8. 1 confezione. - 8. 2 Pacchetto Textio. - 8. 3 Ordine di compilazione. - 9. Attributi, specifiche e configurazioni definiti dall'utente. - 9. 1 Dichiarazioni di attributi. - 9. 2 attributi definiti dall'utente. - 9. 3 Specifiche. - 9. 4 Specifiche di configurazione. - 9. 5 Dichiarazione di configurazione. - 10. Modelli funzionali e banchi di prova. - 10. 1 Modellazione FM/BFM. - 10. 2 Modellazione del banco di prova. - 11. Progetto UART. - 11. 1 Architettura UART. - 11. 2 Banco di prova UART. - 12. Vitale. - 12. 1 Vitale. - 12. 2 Caratteristiche vitali. - 12. 3 Modello Vitale. - 13. Design per la sintesi. - 13. 1 Metodologia di sintesi. - 13. 2 costrutti per la sintesi. - 13. 3 Condivisione delle risorse. - Appendice A: Riassunto della sintassi Vhdl?93 e Vhdl?87. - Appendice B: Standard del pacchetto. - Appendice C: Textio del pacchetto. - Appendice D: Pacchetto Std_Logic_1164. - Appendice E: Attributi predefiniti Vhdl. Lingua: Inglese