Formal Equivalence Checking and Design Debugging

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Descrizione

Formal Equivalence Checking and Design Debugging

1 Introduzione. - 1. 1 Problemi di interesse. - 1. 2 Organizzazione. - I Controllo di equivalenza. - 2 Verifica simbolica. - 3 Verifica incrementale per circuiti combinatori. - 4 Verifica incrementale per circuiti sequenziali. - 5 AQUILA: un verificatore di equivalenza locale basato su BDD. - 6 Algoritmo per la verifica dei circuiti temporizzati. - 7 Verifica RTL-to-gate 123. - II Debug logico. - 8 Introduzione al debug logico. - 9 ErrorTracer: Diagnosi degli errori mediante simulazione dei guasti. - 10 Estensione alla diagnosi sequenziale degli errori. - 11 Rettifica logica incrementale. Lingua: Inglese
  • Marchio: Unbranded
  • Categoria: Educazione
  • Numero di pagine: 229
  • Casa editrice/Casa discografica: Springer
  • Data di pubblicazione: 2012/09/30
  • Lingua: Inglese
  • Artista: Shi-Yu Huang
  • Formato: Libro in brossura
  • ID Fruugo: 343652760-752833792
  • ISBN: 9781461376064

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